PALETA DE LA NES/FAMICOM PARTE 3 – CURSO DEL JFET y otras divagaciones

En esta tercera parte de la serie desarrollaré como la patenten podría aprovechar la tecnología JFET (Junction Field-Effect Transistor, en español transistor de efecto de campo de juntura o unión). Con esto en mente todo este documento parecerá  una clase de repaso de electrónica análoga.

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La falla es el enfoque científico

Antes de continuar quiero dejar claro que mi trabajo en este blog esta lejos de ser ciencia seria y si  pretendiera ser lo contrario se deberían verificar bajo la base de 2 premisas:

  1. Medición directa y Análisis estadístico con una muestra de gran tamaño de las señales para determinar una estadística aplicada,  permitiría resolver valores globales o estándares de los tonos o colores.
  2. Simulación por software del sistema  de generación de color propuesto como puede ser el famoso PSPICE.

Ahora bien, la medición directa acarrea:

  • Todo el tipo de ruido inherente de la señal de VIDEO COMPUESTO y de la captura de los datos.
  • Variaciones no documentado sobre lotes diferentes de PPU, esto es dentro de las regiones o dentro de las característica  de las maquinas NES y FAMICON.
  • En referente a los valores y la estadística se deberían realizar mediante la selección de una muestra aleatoria de consolas, la captura de los datos bajo condiciones ambientales controladas.
  • Una herramienta interesante es el uso un histograma de color en espacio de color RGB.

En lo que es más el momento histórico (2016) estas tareas no tienen sentido, exponiendo a ustedes las siguientes razones:

  • Carezco de un Colorscope y  Osciloscopio de mas de 35 Mhz  o de 100Mhz.  Tal vez podría tener más respuestas con este prolífico instrumento
  • Este tema  se ha escrito en miles de foros en idioma ingles y no puedo apropiarme de ese saber, ni pretender que esto sea el nuevo “santo grial”. El objetivo son los lectores en español.
  • Con la NES/FAMICON MINI CLASIC todos estas  elucubraciones se tiran por la borda cuando  NINTENDO opto por la emulación directa con una paleta moderna de 16 bits en espacio YCcbr + HDMI

 REPASEMOS LAS ENTRADAS ANTERIORES

El resumen de los episodios anteriores y son requisito para leer esta:

LA CLASE DIDÁCTICA DE JFET APLICADO A PATENTES NES/FAMICON PPU

El único trabajo que no he realizado es tomar al pie de la letra la patente, por tanto es evidente que para evitar regresar a este punto lo mejor es ahondar un poco más en el tema.

Los temas de la entrada son las características generales de los transistores de efecto de campo para construir compuertas y esto permitirá a futuro incursionar en los entresijos del DAC.

jfet.jpg

La compuerta AND desde el punto de vista digital realiza una operación de multiplicación, en la compuerta NAND que nos ocupa  su salida es negada como se observa en el siguiente gráfico.

La  función es las compuertas en el esquema de la PATENTE es el ser un selector de la señal Sc,  le permite a esta maquina formar la señal de color. La entrada de cada compuerta proviene del  LEVEL DECODER que tiene como salidas 0, 1, 10 y 11; mi teoría particular es que se relaciona con los niveles de señal que representan los brillos o LUMA.

Sin embargo,  las compuertas NAND CMOS son más interesante si abandonamos el domino de los unos y ceros. En este punto  la patente hace uso indirectamente de las propiedades de estos tipos de dispositivos semiconductores, que nos obligá hacer un repaso de esta  tecnología.

JFET N-dep symbol (case).svgJFET P-dep symbol (case).svg

Fuente Wikipedia y Transistors

Ahora si al grano!!

Un transistor efecto de campo o  JFET  no es distinto de un pequeño grifo  controlado por la pequeña tensión (voltaje)  de entrada entre las patas G y S.  Qué controlamos? la Corriente que circulará entre D y S

 Fente: http://www.talkingelectronics.com/

Como es lo del grifo?  Cando giras en GS se controla sale un flujo de agua  que viene del DS

En la figura inferior se observa el esquema mas básico estudiado del JFET

Lo esquemas mostrados en la imagen superior son bastante complejos y muestran dos particularidades útiles de este tipo de dispositivos electrónicos:

  • Es una resistencia (limitador de corriente) en un rango muy estrecho y lo hace útil como un amplificador con una respuesta lineal
  • Cuando se le inyecta una tensión a la entrada se satura y no permite que transite mas corriente, siendo útil  para  construir compuertas lógicas

Regresemos ahora a la patente muestra la figura 9  del documento en donde se describen entrada y salidas como sinusoides perfectas, no es evidente a primera vista, lo que viene a continuación es mostrarles como las compuertas NAND afectan severamente la forma de esta ondas onda.

NIVELES DE LUMA

Para entender el problema debemos repasar la  figura en la parte inferior  en donde se muestra un esquema típico de NAND,  CMOS  que aplican transistores de efecto de campo:

NAND consiste en una conexión en serie de un transistor de canal N,
Transistores de canal p

La razón de la selección de una CMOS NAND y versus otras compuertas como ejemplo una NOR es que estas no tienen un rendimiento eléctrico idéntico. En un área de Silicio dada cuando los transistores se ponen en serie, de canal N tienen una resistencia “ON” más baja que los transistores de canal K (mayor velocidad de propagación) .

Visita: CMOS Gate Circuitry Chapter 3 – Logic Gates

Esto de las compuertas y señales análogas se estudia en el diseño de elementos electrónico como los inversores: dispositivos que transformar la corriente continua de las baterías a alterna (como las UPS, cargadores solares, inversores solares, plantas de audio para automóviles, controladores de motores, y un largo etc.).

Visita: MOSFETs in the lab 

La figura en la parte inferior muestra la función de transferencia de la compuerta NAND al ser afectada por distintos niveles de tensión de entrada. En el eje X  y que corresponde con una tensión (voltaje) de salida en el eje Y (vout). Para este ejercicio la  compuerta solo esta diseñada específicamente para tener valores de 0 voltios y de 5 Voltios (recordando que son 3 voltios en caso de las compuertas CMOS)

CMOSWICH

Fuente: CMOS Inverter: DC Analysis

Con algo de tiempo y tiempo libre,  ingresé los datos en  una hoja de calculo. La base se muestra en la gráfica inferior en donde se observa una hoja que digité desde  los datos de una compuerta NAND. Fuente: Logic Signal Voltage Levels Chapter 3 – Logic Gates

nand-simulada-excel

Primero mostrare los gráficos  y los resultados los comentare brevemente.

efectos-de-la-nand-en-la-onda

  • Sc, recordemos representa la señal de Modulación.
    • La patente describe como el PHASE SHIFTER toma la Sc o Frecuencia de modulación (COLORBURST para los amigos) es multiplica en 6  (6 veces el 3.58 Mhz). En otras palabras, por cada pulso de COLORBURST se darían 6 pulsos de señal gracias al divisor
  • Shiter es la señal de la salida del PHASE SHIFTER
  • DAC-IN es la primera entrada de la NAND, en otra palabra la señal ingresa una vez al dispositivo multicompuerta y regresa a otra NAND.La patente indica: “El arreglo de las NAND  ejemplo entre compuertas 120  y 121. La compuerta 120 siempre puede  tomar un valor ON la compuerta 121 esta en estado OFF y cuando la 120 esta en OFF la 121 en O.”
  • NAND UP representa la salida después de la segunda inversión de la señal análoga. No es facil de  observar pero la señal de la segunda compuerta o NAND UP es más achatada que la entrada DAC-IN.

A grandes rasgos esto es lo que debería al observarse con una al interior de la PPU y se podría observar  claro con un no tan modesto Osciloscopio de no menos 35 Mhz (tal vez un poco más).

ADELANTANDO TEMAS PARA LA SIGUIENTE ENTRADA

EL DAC  DE RESISTENCIAS Y LAS RESISTENCIAS DE LOS JFET

La siguiente figura muestra un arreglo básico de un conversor DAC y es algo lejano pero similar a los utilizado por los japoneses.  Realmente lo es si se consideran los JFET como una resistencia controlada por tensión.

En principio un DAC es un divisor de tensión

Fuente: ELECTRÓNICA BÁSICA : DIVISORES DE TENSIÓN

Un divisor de resistencias como un DAC es controlado por las compuertas NAND teniendo como máxima tensión la de la fuente en el punto 116.

El DAC en la PPU estadiseñado para 9 niveles de tensión diferentes, pero con la particularidad de que la entrada de cada etapa es controlada por un JFET.  En nivel de locura que se obtiene solo con la elucubración ya se vuelve completamente insano dado que cada una de los transistores del 118-1 al 118-8 se pueden remplazar por pequeñas resistencias controladas por la tensión de salida de las compuertas

jfet.jpg

Esto puede complicarse si se observa la pequeña resistencia de la salida (pin 22), que implica en pocas palabras que la corriente de salida es muy pequeña  y que sin esta la impedancia seria muy alta ( no es de extrañar que esta tenga un valor de 75 ohm).

PALABRAS FINALES DE LA ENTRADA..CONTINUARA?

Lo siento hasta aquí va esta entrada y espero avanzar un poco más en próximos meses, pero puedo adelantar:

  •  Al intentar simular un arreglo de resistencia solo con los principios más básicos de las leyes de kirchhoff, que podría ser el próximo tema.  En varias hojas de papel pude observar se genera una gran cantidad de ruido dado que no todas las compuertas llegan al nivel de tensión casi nulo.
  • Con estas casi explicaciones podre continuar con elucubraciones un poco más avanzadas a futuro
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